فهرست مطالب
عنوان صفحه
تقدیر و تشکر. أ
چکیده. ج
فهرست مطالب… ه
فهرست شكل ها. ط
فهرست جدول ها. م
اختصارات و نمادها. س
فصل 1 – مقدمه ی پژوهش…. 1
1- 1- مقدمه. 3
1- 2- سامانههای فروکم مصرف.. 4
1- 3- ترتیب ارائه ی پایان نامه. 6
فصل 2 – مروی بر سیستم های فروکم مصرف… 9
2- 1- مقدمه. 11
2- 2- پردازش فروکم مصرف در حوزه ی زیرآستانه. 12
2- 3- مفهوم کار در زیرآستانه. 13
2- 4- طراحی و بهینه سازی مدارها در حوزه‌ی زیرآستانه. 14
2-4-1- ساختارهای متفاوت گیتهای منطقی زیرآستانه. 14
2-4-2- تعیین اندازهی ترانزیستورهای سیموس زیرآستانه. 17
2-4-3- ولتاژ آستانه و ولتاژ تغذیهی بهینه در مدارهای زیرآستانه. 18
2-4-4- راه‌کارهائی برای کاهش جریان نشتی.. 20
2-4-5- طراحی مدارهای زیرآستانه‌ی مقاوم در برابر نوسانات فرآیند ساخت… 21
2- 5- بهینهسازی در سطح معماری.. 23
2-5-1- تکنیک پایپ لاین کردن و موازی سازی.. 23
2-5-2- پیادهسازی سریال.. 26
2- 6- چالش ها در زیرآستانه. 29
2- 7- نمونه هایی از پردازش سیگنال دیجیتال در ناحیه ی زیرآستانه. 34
2- 8- خلاصه ی فصل.. 36
فصل 3 – طراحی کتابخانه ی سلول های زیرآستانه مقاوم در برابر نوسانات روند ساخت… 39
3- 1- مقدمه. 41
3- 2- طراحی سلول های زیرآستانه مقاوم در برابر نوسانات فرآیند ساخت… 41
3-2-1- طراحی گیت های زیر آستانه با استفاده از روش بهینه سازی چند هدفه. 45
3-2-1-1- گیت NAND 51
3-2-1-2- گیت NOR 53
3-2-1-3- گیت INV 54
3-2-1-4- گیت MUX 54
3-2-1-5- گیت XOR 55
3-2-1-6- سلول فلیپ فلاپ 56
3- 3- تولید کتابخانه ی سلول های زیرآستانه ی مقاوم در برابر نوسانات روند ساخت… 59
3-3-1- مراحل طراحی یک فایل کتابخانه. 61
3- 4- بررسی صحت نتایجِ حاصل از کتابخانه ی سلول های زیرآستانه ی مقاوم در برابر نوسانات روند ساخت… 63
3-4-1- بررسی تأخیر مسیر بحرانی مدار تحت آزمایش…. 64
3-4-2- بررسی توان و انرژی ضرب کننده ی علامتدار 64
3- 5- خلاصه ی فصل.. 65
فصل 4 – طراحی بلوک های پردازش سیگنال دیجیتال فروکم مصرف… 67
4- 1- مقدمه. 69
4- 2- شتاب دهنده ی پردازش سیگنالهای دیجیتال.. 69
4-2-1- ساختار هسته ی پردازش سیگنال دیجیتال برای پیاده سازی فیلتر با پاسخ ضربه ی محدود. 70
4-2-2- مدل سازی پردازندهی تبدیل فوریه ی سریع با ساختار یک ضرب-انباره 71
4-2-3- الگوریتم تبدیل فوریه ی سریع. 72
4-2-4- واحد محاسبات در شتابدهنده ی پردازش سیگنال.. 74
4-2-5- ماشین حالت موتور محاسبه ی تبدیل فوریه ی سریع و فیلتر. 75
4-2-5-1- ماشین حالت محاسبه ی پاسخ فیلتر 75
4-2-5-2- ماشین حالت محاسبه ی تبدیل فوریه ی سریع 76
4- 3- نتایج طراحی.. 78
4- 4- جمع بندی.. 79
فصل 5 – طراحی پردازنده ی فروکم مصرف… 81
5- 1- مقدمه. 83
5- 2- پردازنده ی فروکم مصرف.. 84
5-2-1- معماری کلی.. 84
5-2-2- ویژگی های معماری.. 85
5- 3- نتایج طراحی.. 87
5-3-1- شمای طرح و تراشه. 88
5-3-2- توان و انرژی مصرفی.. 89
5-3-3- تأخیر و بیشینه ی فرکانس…. 91
5- 4- خلاصه ی فصل.. 95
فصل 6 – نتیجه گیری و ارائه ی پیشنهادات… 97
6- 1- مقدمه. 99
6- 2- کارهای انجام شده 99
6- 3- پیشنهادات برای کارهای آینده 100
واژه نامه.. 103
فهرست منابع و مراجع.. 105
فهرست شكل ها
عنوان صفحه
شکل (1-1) کاربردهای کم مصرف (کارآئی محدود) در برابر سامانههای فروکم مصرف (توان محدود)[2] 6
شکل (2-1) تغییرات جریان درین نسبت به ولتاژ گیت در حوزه‌ی زیر آستانه[12] 13
شکل (2-2) میانگین توان مصرفی و ولتاژ تغذیهی مورد نیاز در گرههای مختلف تکنولوژی، با تأخیر ثابت برای یک نوسانساز حلقه با سه معکوس کننده ی متوالی[12] 14
شکل (2-3) نمودار VTC برای یک گیت شبه انموس [13] 15
شکل (2-4) توان مصرفی کل یک معکوسگر بر حسب ضریب فعالیت که یک گیت مشابه خود را راه‌اندازی می‌کند[13] 16
شکل (2-5) (الف) مدار بندی معکوسگر و (ب) NAND دو ورودی مبتنی بر ساختار Schmitt-Trigger و (ج) مقدار بهبود نسبت Ion/Ioff در گیت معکوسگر[15] 16
شکل (2-6) وابستگی ولتاژ آستانه به طول نرمالیزه شده کانال (L). در ولتاژهای VDD=0.2V و VDD=1.2V [14]. 18
شکل (2-7) نمودار انرژی مصرفی بر حسب VDD یک ALU در تکنولوژی 65nm – انرژی حاصل از جریان نشتی، انرژی حاصل از فعالیت و انرژی مصرفی کل[7] 19
شکل (2-8) تغییر MEP یک جمع‌کننده‌ی 32 بیتی با تغییر تکنولوژی [7] 20
شکل (2-9) بازیافت سیگنال در یک زنجیره از 1000 گیت معکوس کننده [12] 22
شکل (2-10) مدار تولید بایاس بدنه و مدار دیده‌بان ولتاژVM [28] 23
شکل (2-11) در یک فیلتر 5-Tap FIR در 10MSPS : (الف) تغییرات توان مصرفی در تعداد بلوک‌های مختلف موازی‌سازی (یک طبقه پایپ لاین). (ب)تغییرات توان مصرفی در سطوح مختلف پایپ لاین (یک واحد موازی‌سازی). در هر مرحله VDD طوری تنظیم شده است تا بروندهی ثابت بماند[13]. 25
شکل (2-12) انتخاب بهینه‌ی تعدادطبقات پایپ لاین (Npipe) و تعداد واحدهای موازی (N||) برای کمترین توان مصرفی در بروندهی مورد نظر ( 10MSPS در یک فیلتر 5-Tap FIR ) [13]. 25
شکل (2-13) توان فعال نشتی مصرفی و انرژی مصرفی و تأخیر برای یک جمع 32بیتی در سیستمهای جمع‌کننده‌ی مختلف، در تکنولوژی 22nm و ولتاژ 300mV [9] 27
شکل (2-14) انرژی و توان مصرفی فعال برای یک جمع 32بیتی در پیاده‌سازی‌های مختلف سریال و موازی[9] 28
شکل (2-15) انرژی مصرفی کل و تأخیر یک مدار جمع‌کننده‌ی سریال تک‌بیتی در تکنولوژی 32nm برحسب مقادیر مختلف VDD [9] 28
شکل (2-16) وابستگی جریان بایاس بر حسب تغییرات دما [35] 30
شکل (2-17) تغییرات (الف) ION (ب) Ioff (ج) تأخیر در یک گیت NAND با ساختار سی موس در تکنولوژی 65nm (د) نسبت γ = ION/IOFF [35] 30
شکل (2-18) تغییرات ناشی از نوسانات فرآیند ساخت در مشخصهی انتقال ولتاژ (VTC) [7] 31
شکل (2-19) نمودار توزیع تأخیرهای یک مسیر در دو ولتاژ 1.2V و همچنین 0.3V که تحت تأثیر نوسانات فرآیند ساخت محلی قرار دارد [7] 31
شکل (3-1) کمینه ی ولتاژ تغذیه ی مدار معکوسگر متأثر از نوسانات فرآیند ساخت. با در نظر گرفتن نوسانات ساخت کمترین ولتاژ مدار 195mV میباشد[43]. اندازهی ترانزیستور PMOS ، 12 برابر مقدار کمینه ی اندازه در تکنولوژی 0.18µm میباشد. 42
شکل (3-2) (الف) نمودار پروانه ای برای دو گیت نـَند و نـُـور بدون خطا. (ب) نمودار پروانه ای با وجود خطا در VOL. (ج) مدار برای تعیین سطح ولتاژ خروجی گیت[55]. 43
شکل (3-3) نمودار شکل برای آزمایش VOL گیت معکوس کننده [24] 44
شکل (3-4) نمودار پروانه ای ترسیم شده برای گیت INV که به یک گیت NAND3 به صورت پشت به پشت متصل شده است، در تکنولوژی CMOS 90nm در ولتاژ 300mV با وجود نوسانات فرآیند ساخت محلی و سراسری.. 47
شکل (3-5) نتیجه ی بهینه سازی ابعاد ترانزیستورهای تشکیل دهنده ی گیت NAND2 در فضای انرژی ، حاشیه ی نویز ایستا در فناوری 130nm CMOS. 49
شکل (3-6) نمودار نسبت جریان روشن به جریان خاموش در ترانزیستور NMOS و PMOS در تکنولوژی 90nm و ولتاژ 300mV 49
شکل (3-7) نمودار Pareto Set در فضای (الف) انرژی-تأخیر و (ب) انرژی-حاشیه ی نویز در دو فناوری 90nm و 130nm در یک گیت NAND سه ورودی.. 50
شکل (3-8) نمودار Pareto Set در فضای (الف) انرژی-تأخیر و (ب) انرژی-حاشیه ی نویز در دو فناوری 90nm و 130nm در یک گیت NOR سه ورودی.. 51
شکل (3-9) حاصل بهینه سازی گیت NAND3 در تکنولوژی 90nm CMOS و ولتاژ 300mV : (الف) حاشیه ی نویز ایستا و (ب) تأخیر بر حسب انرژی مصرفی.. 52
شکل (3-10) نمودار حاصل از بهینهسازی گیتNAND دو ورودی.. 52
شکل (3-11) نتایج بدست آمده در بهینه سازی گیت NOR سه ورودی.. 53
شکل (3-12) نتایج بدست آمده در بهینه سازی گیت NOR دو ورودی.. 53
شکل (3-13) نتایج بدست آمده در بهینه سازی گیت INV.. 54
شکل (3-14) شمای یک مالتی پلکسر دو ورودی[30] 55
شکل (3-15) نتایج بدست آمده در بهینه سازی گیت MUX2. 55
شکل (3-16) شماتیک گیت XOR دو ورودی [30] 56
شکل (3-17) نتایج بدست آمده در بهینه سازی گیت XOR2. 56
شکل (3-18) ساختار فلیپ فلاپ TGFF [67] 57
شکل (3-19) نمودار تأخیر بر حسب (الف) TClock to Data و (ب) TData to Clock یک TGFF در ولتاژ 300mV.. 58
شکل (3-20) نرخ بروز خطا در TGFF با وجود نوسانات محلّی و سراسری بر حسب (الف) Setup time و (ب) Hold Time. 59
شکل (3-21) فرایند تولید کتابخانه ی سلول های استاندارد در (الف) ELC [69] و (ب) Liberty™ NCX [71] 61
شکل (3-22) سیگنال های نمونه در (الف) ورودی سلول معکوسگر و (ب) خروجی معکوسگر به ازای شیب ها و بارهای مختلف در فرایند تعیین مشخصه ی سلول.. 63
شکل (4-1) شمای DSP48A1 در SPARTAN-6 FPGA [77] 70
شکل (4-2) ساختار فیلتر با پاسخ ضربه ی محدود حاوی یک واحد ضرب-انباره [78] 71
شکل (4-3) ساختار Butterfly در (الف) DIF و (ب) DIT [81] 72
شکل (4-4) واحد محاسبات طراحی شده در هسته ی پردازش سیگنال.. 74
شکل (4-5) نمای جریان سیگنال در یک FFT 8 نقطه ای با ساختار DIF [81] 75
شکل (4-6) ساختار پردازنده ی سیگنال دیجیتال.. 78
شکل (5-1) معماری ارائه شده برای پردازنده مرکزی UT-WSN-P8 در پکیج WSN [86] 85
شکل (5-2) فضای آدرس مجازی پردازنده [86] 87
شکل (5-3) ثبات وضعیت پردازنده [86] 87
شکل (5-4) نمودار بلوکی پردازنده ی UTWP [92] 88
شکل (5-5) (الف) نمای لی اوت و (ب) فوتومیکروگراف تراشه ی UTWP ساخته شده در فناوری CMOS 180nm.. 89
شکل (5-6) توزیع تأخیر دو مسیر بحرانی در پردازنده ی UTWP. 92
شکل (5-7) توزیع تجمعی تأخیر دو مسیر بحرانی در پردازنده ی UTWP. 93
فهرست جدول ها
عنوان صفحه
جدول (2-1) خلاصه‌ای از تفاوت بین حوزه‌های فراآستانه و زیرآستانه و تأثیر آنها بر طراحی مدارها زیرآستانه[12] 33
جدول (3-1) مقادیر ابعاد ترانزیستورها در گیت NAND در تکنولوژی 90nm CMOS در ولتاژ 300mV.. 52
جدول (3-2) مقادیر ابعاد ترانزیستورها در گیت NOR در تکنولوژی 90nm CMOS. 53
جدول (3-3) مقادیر ابعاد ترانزیستورها در گیت معکوسگر در تکنولوژی 90nm CMOS. 54
جدول (3-4) مقادیر ابعاد ترانزیستورها در گیت مالتی پلکسر در تکنولوژی 90nm CMOS. 55
جدول (3-5) مقادیر ابعاد ترانزیستورها در گیت XOR دو ورودی در تکنولوژی 90nm CMOS. 56
جدول (3-6) مقایسه ی مقدار شبیه سازی اچ-اسپایس و مقدار حاصل از کتابخانه. 65
جدول (4-1) توالی آدرس داده ها در DIF FFT 8 نقطه ای.. 73
جدول (4-2) توالی آدرس ضرایب در DIF FFT 8 نقطهای -توان k. 74
جدول (4-3) مقادیر سیگنال های operation_mode و configure در پیکربندی فیلتر. 75
جدول (4-4) حالت های محاسبه ی Butterfly در کنترل گر. 76
جدول (4-5) توان مصرفی شتابدهنده ی پردازش سیگنال های دیجیتال در محاسبهی FFT در فرکانس پالس ساعت متفاوت 79
جدول (5-1) نتایج سنتز طراحی های قبلی موجود به صورت ASIC با کتابخانه 180 نانومتر [86] 84
جدول (5-2) گزارش مصرف توان نشتی و فعال پردازندهی UTWP در تکنولوژی 180 نانومتر و فرکانس کاری 25MHz. 90
جدول (5-3) گزارش مصرف توان نشتی و فعال هسته ی پردازنده ی UTWP در تکنولوژی 90 نانومتر و فرکانس کاری 50MHz 90
جدول (5-4) گزارش مصرف توان نشتی و فعال هسته ی فروکم مصرف پردازندهی UTWP در تکنولوژی 90 نانومتر و فرکانس پالس ساعت 5 MHz. 90
جدول (5-5) انرژی مصرفی برای محاسبه ی یک 64-Point FFT در پردازنده ی UTWP در نقاط کاری مختلف… 91
جدول (5-6) گزارش مصرف توان نشتی و فعال هسته ی فروکم مصرف پردازندهی UTWP در تکنولوژی 90 نانومتر و فرکانس پالس ساعت 1.90MHz. 94
جدول (5-7) انرژی مصرفی برای محاسبه ی یک 64-Point FFT در پردازنده ی UTWP در حضور نوسانات فرآیند ساخت 94
اختصارات و نمادها
ABB |
Adaptive Body Biasing |
ABRM |
Adaptive Beta Ratio Modulation |
ASIC |
A Specific Integrated Circuit |
DFF |
D Flip-Flop |
DIBL |
Drain Induced Barrier Lowering |
DTCMOS |
DynamicThreshold Complementary Metal Oxide Semiconductor |
DVS |
Dynamic Voltage Scaling |
DWT |
Discrete Wavelet Transform |
FBB |
Forward Body Biasing |
FFT |
Fast Fourier Transform |
FIR |
Finite Impulse Response |
FSM |
Finite State Machine |
IC |
Integrated Circuit |
ITRS |
International Technology Roadmap for Semiconductors |
JPEG |
Joint Photographic Experts Group |
MAC |
Multiply and Accomulate |
MOP |
Multiobjective Optimization |
NMOS |
N-Channel Metal Oxide Semiconductor |
PMOS |
P-Channel Metal Oxide Semiconductor |
PNMOS |
Pseudo-N-Channel Metal Oxide Semiconductor |
PVT |
Process Voltage Temperature Variation |
RBB |
Reverse Body Biasing |
SNM |
Static Noise Margin |
TSMC |
Taiwan Semiconductor Manufacturing Company |
UDVS |
Ultra Dynamic Voltage Scaling |
ULP |
Ultra Low Power |
ULV |
Ultra Low Voltage |
VTH |
Threshold Voltage |
